bd2, bo mul-signal fixed

6/схемотехника/course_project/index.html

@@ -103,13 +103,13 @@
     </div>
   </section>
   <section class="col">
-    <p>Представим рассмотренный метод умножения в виде схемы алгоритма на рисунке <span data-ref="bo-mul"></span></p>
+    <p>Представим рассмотренный метод умножения в виде схемы алгоритма на рисунке <span data-ref="bo-mul"></span>.</p>
     <div class="col y-center">
       <img alt="Блок схема умножения" data-tag="bo-mul" src="img/bo-mul.png" style="width: 50%">
     </div>
     <h3>Проверка бита с установкой его в единицу</h3>
     <p>Операция проверяет бит в RB по адресу из RA, устанавливает флаг CF, если значение бита в операнде 1, значение
-      бита в операнде устанавливается в 1</p>
+      бита в операнде устанавливается в 1.</p>
     <div class="row y-center">
       <div style="flex: 1"></div>
       <div style="flex: 2" class="col x-center tex">
@@ -194,7 +194,7 @@
     <h2>Проектирование логических элементов блока операций</h2>
     <h3>Регистр первого операнда RA</h3>
     <p>Данный регистр является четырёхразрядным регистром хранения. Наиболее подходящим для реализации функций регистра
-      RA является регистр FD4CE</p>
+      RA является регистр FD4CE.</p>
     <div class="row y-center">
       <table class="center" style="flex: 1" data-alt="Таблица управляющих сигналов RA">
         <tr>
@@ -218,7 +218,7 @@
     <h3>Регистр второго операнда RB</h3>
     <p>Данный регистр должен выполнять микрооперации хранения, параллельной загрузки и логического сдвига вправо. Для
       реализации выбран универсальный регистр со сдвигом влево SR4CLE, для получения сдвига вправо входы и выходы
-      подключены в обратном порядке. Младший бит выхода Q0 формирует сигнал F0</p>
+      подключены в обратном порядке. Младший бит выхода Q0 формирует сигнал F0.</p>
     <div class="row y-center">
       <table class="center" style="flex: 1" data-alt="Таблица управляющих сигналов RB">
         <tr>
@@ -252,7 +252,7 @@
     <h3>Регистр младшей части результата RLO</h3>
     <p>Данный регистр должен выполнять микрооперации хранения, параллельной загрузки, логического сдвига вправо (с
       заполнением старшего бита младшим разрядом из RHI) и синхронного сброса в 0. Для реализации выбран универсальный
-      сдвиговый регистр SR4RLE</p>
+      сдвиговый регистр SR4RLE.</p>
     <div class="row y-center">
       <table class="center" style="flex: 1" data-alt="Таблица управляющих сигналов RLO">
         <tr>
@@ -294,7 +294,7 @@
     <h3>Регистр старшей части результата RHI</h3>
     <p>Данный регистр должен выполнять микрооперации хранения, параллельной загрузки, логического сдвига вправо (c
       коммутацией младшего бита в старший разряд RLO) и синхронного сброса в 0. Для реализации выбран универсальный
-      сдвиговый регистр SR4RLE</p>
+      сдвиговый регистр SR4RLE.</p>
     <div class="row y-center">
       <table class="center" style="flex: 1" data-alt="Таблица управляющих сигналов RHI">
         <tr>
@@ -338,24 +338,24 @@
     <div class="row">
       <div class="col" style="flex: 1">
         <h3>Комбинационная схема CS1</h3>
-        <p>Отвечает за формирование знака произведения</p>
+        <p>Отвечает за формирование знака произведения.</p>
         <img data-style="width: 50%" src="img/bo-cs1.png" alt="Логическая схема CS1">
       </div>
       <div class="col" style="flex: 1">
         <h3>Комбинационная схема CS2</h3>
-        <p>Отвечает за формирование нового значения B с установленным битом по индексу A</p>
+        <p>Отвечает за формирование нового значения B с установленным битом по индексу A.</p>
         <img src="img/bo-cs2.png" alt="Логическая схема CS2">
       </div>
     </div>
     <div class="row">
       <div class="col" style="flex: 1">
         <h3>Комбинационная схема CS3</h3>
-        <p>Отвечает за формирование флага CF (бита из B по индексу A)</p>
+        <p>Отвечает за формирование флага CF (бита из B по индексу A).</p>
         <img src="img/bo-cs3.png" alt="Логическая схема CS3">
       </div>
       <div class="col" style="flex: 1">
         <h3>Сумматор SM</h3>
-        <p>4-х битный сумматор ADD4</p>
+        <p>4-х битный сумматор ADD4.</p>
         <img src="img/bo-sm.png" alt="Логическая схема SM">
       </div>
     </div>
@@ -404,9 +404,9 @@
       <img style="flex: 1" data-style="width: 50%" src="img/bo-tcf.png" alt="Логическая схема TCF">
     </div>
   </section>
-  <section class="landscape col">
+  <section class="col">
     <h2>Логическая схема блока операций</h2>
-    <img src="img/bo-logic.png" data-style="width: 80%" alt="Логическая схема блока операций">
+    <img src="img/bo-logic.png" alt="Логическая схема блока операций">
   </section>
   <section class="col">
     <h2>Микропрограммы выполнения операций</h2>
@@ -467,17 +467,17 @@
     </div>
     <h3>Алгоритм микропрограммы УМНОЖЕНИЕ</h3>
     <p>В блок-схеме на рисунке <span data-ref="bo-signal-mul"></span> под процедурой RR = 0 понимается RLO = 0; RHI = 0,
-      под процедурой RR >> 1 понимается RLO >> 1; RLO[3] = RHI[0]; RHI >> 1</p>
-    <img data-style="width: 60%" src="img/bo-signal-mul.svg" alt="Микропрограмма операции УМНОЖЕНИЕ"
+      под процедурой RR >> 1 понимается RLO >> 1; RLO[3] = RHI[0]; RHI >> 1.</p>
+    <img data-style="width: 50%" src="img/bo-signal-mul.svg" alt="Микропрограмма операции УМНОЖЕНИЕ"
       data-tag="bo-signal-mul">
   </section>
   <section class="col">
     <h3>Примеры микропрограммы УМНОЖЕНИЕ</h3>
-    <p>Пример 1 микрооперации УМНОЖЕНИЕ приведен в таблице <a data-ref="bo-mul-test-1"></a></p>
+    <p>Пример 1 микрооперации УМНОЖЕНИЕ приведен в таблице <a data-ref="bo-mul-test-1"></a>.</p>
     <img src="img/bo-mul-test-1.png" alt="Временная диаграмма примера 1 УМНОЖЕНИЕ">
   </section>
   <section class="col">
-    <p>Пример 2 микрооперации УМНОЖЕНИЕ приведен в таблице <a data-ref="bo-mul-test-2"></a></p>
+    <p>Пример 2 микрооперации УМНОЖЕНИЕ приведен в таблице <a data-ref="bo-mul-test-2"></a>.</p>
     <img src="img/bo-mul-test-2.png" alt="Временная диаграмма примера 2 УМНОЖЕНИЕ">
   </section>
   <section class="col">